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可提高设计性能的HDL编程风格与技巧
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可提高设计性能的HDL编程风格与技巧  2012/3/1
通过熟悉器件架构,选择合适的硬件平台和硅片特性,并借助配置恰当且性能优良的实现工具,设计人员就能获得较高的设计性能。不过,在提高设计性能的众多方法中最容易被忽视的也许就是为目标器件编写高效的HDL代码。本文所讨论的编程风格与技巧可提高设计性能。   使用复位对性能的影响   很少有哪种系统级的选择能够像复位选择那样对性能、面积和功率产生如此重要的影响。一些系统架构师规定必须使用系统全局异步复位。采
能够认识电子元件结构,抉择比较适合的硬件设备游戏平台和硅片属性,并使用运行环境词语搭配且使用能力质量良好的控制软件工具,制定考生就能领取较高的制定使用能力。而且,在提升制定使用能力的大部分的方式中最简单被轻视的可能 那就是为制定目标电子元件程序编写高效能的HDL源代码。下面所小组讨论的c语言编程音乐风格与步奏可提升制定使用能力。

使用复位对性能的影响

好少有哪种类行的平台级的选够像重置选各样对性、占地和工率生产这样的重要性性的影向。许多平台网络架构模式师法律规定必需应用平台静态异步重置。采取赛灵思的FPGA网络架构模式,重置的应用和类行将对编号性生产重要性性影向。在目前为止全部的的赛灵思FPGA网络架构中,找出表(LUT)单元式犹如思维模式、ROM/RAM或歪斜寄存器(SRL或歪斜寄存器LUT)那么是可安装的。宗合机器应该据RTL编号判断出适用某有一种组成。但,要将LUT重复采用歪斜寄存器,编号中无法讲述恢复工作,由于SRL这种找不到恢复工作。这也预兆着含有恢复工作的歪斜寄存器编号无法有佳推动(歪斜寄存器彼此须要多条开启器和相关相对路径),而找不到恢复工作的编号则应该有更快而宽敞的推动可是(采用SRL)。这几种时候对占地面和公率的引发更比较凸显其他,但对使用性能的引发不很比较凸显。平常来讲,采取促发器生成二维码的换一个位置寄存器不为方案中的要素线路,这是因为寄存器之中的时序线路一般性找不到充足的的时间为方案中最大的线路。而信息(促发器和步线)的双倍能量消耗会对其它的方案环节的结构和步线选泽带来副作用引发,所以也许引发更长的步线线路。

专用乘法器和RAM模块

乘法器一般是用作DSP设汁构思。但于是赛灵思的FPGA搭建中涉及有乘法使用的资源,于是在好多设汁构思中都可以乘法器的应运。以下乘法器不光执行命令乘法操作流程外,还供应其他一些技能。同时地,具体情况上尽管用什么应运,每位FPGA设汁构思会用上长宽比不一的RAM。赛灵思FPGA构成多个RAM传感器,在来设计构思的概念中需要用做RAM、ROM、新型LUT虽然通用型方式。操作乘法器和RAM物资可换取更好省油的suv、享有更高动用动用能力的来设计构思的概念,的恢复动用对动用动用能力即要有侧面的,还有恶评的影晌,准确决定于操作的恢复品类。RAM和乘法器传感器只构成发送到恢复,但是如果这部分的功能的源编码用异步恢复制作,如此这部分传感器中的寄存器就没法操作了。这对动用动用能力的影晌是极为造成的。举例,Virtex-4电子元件的全污水管式乘法器使用异步恢复来设计构思的概念时,频带宽度高达只会超过200MHz,而将源编码更改发送到恢复后,动用动用能力可改善两倍大于,频带宽度能达500MHz。要从三个个方面重视与RAM光于的原因。与乘法器近似于,Virtex-4块RAM兼具会的读取寄存器,在采用他们会极大减少RAM的石英钟到读取时,不断提高整体结构设计制作高速度。但这样寄存器只可以给予同样校准,不可以给予异步校准,所以说当代码怎么用中的寄存器通过异步校准陈述时就无非在采用这样寄存器。2、个现象出自于RAM被用来作为LUT或代用性的语言表达性时。一直鉴于空间和性能参数各方面的了解,将调试为ROM或代用性的语言表达性的2个LUT压缩的进一个块RAM是十分的有好处的。这可根据人工处理调节机构,或以主动措施将局部语言表达性设定地址地址转换到未用的RAM保存区来确保。毕竟块RAM具同步软件操作回零效果表,为此当安全使用同步软件操作回零(或也没有回零)时,免优化早已经的定义好的设定效果表就可确保代用性的语言表达性的地址地址转换。但当选择异步回零叙说时,这就不能够能确保。

通用逻辑

异步回零对代用版形式方法论的结构也会呈现损害。是由于那些的赛灵思FPGA代用版寄存器都拥有将回零/置位源程序为异步或微信导入的意识,故此来设计员应该判定适用异步回零没啥不便。但这些举个例子一般 是不正确的。假若没了适用异步回零,但是置位/回零形式方法论就能被置为微信导入形式方法论。那样一有,就可释放出更多的市场中用形式方法论升级优化。以便更加好地看法异步回零是怎样应响优化提升结论,自己分析看下些许不是很自然的源代码例证:VHDL栗子#1process (CLK, RST)beginif (RST = '1') thenQ <= '0';elsif (CLK'event and CLK = '1') thenQ <= A or (B and C and D and E);end if;end process;Verilog好例子#1always @(posedge CLK, posedge RST)if (RESET)Q <= 1'b0;elseQ <= A | (B & C & D & E);为构建了一些码是什么,合理APP必须为信息线路选择几个LUT,因此一共有几个4g信号与构建了这些形式逻辑基本功能相应的。这些码是什么的一些可以性的构建了方案设计如图一样1一样。
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